Nat. Commun.：单原子层沟道FinFET

研究背景

众所周知，场效应晶体管（FET）是现代半导体技术的核心。正如著名的摩尔定律所描绘的那样，集成电路中每单位面积的晶体管数量预计每年将以呈指数增长，这需要不断缩小晶体管的尺寸。然而，当沟道宽度小于10 nm时，传统平面结构FET的性能通常会因量子限制效应而受到损害。缓解此问题的一种方法是利用垂直尺寸并制造由氧化物和栅电极包裹的鳍状导电沟道，从而制备具有更小器件尺寸、更高栅极效率和更低功耗的FinFET结构。

迄今为止，大多数FinFET是通过自上向下的方法制造的，其导电鳍片是从块材平面上蚀刻的。然而，受到光刻精度所限，最窄的线宽可以达到~6 nm。随着半导体光刻技术的不断进步，对光学光刻技术的进一步改进极为困难，因此无法满足半导体工业的迭代发展需求。近年来，以低维材料作为平台，科研工作者们致力于开发新颖的FET结构。例如，以单个碳纳米管（CNT）为栅极的二维（2D）MoS₂平面FET，将FET的栅极长度推至1 nm以下。同样，CNT也可以用作石墨烯源极和漏极的超窄导电沟道。少层半导体MoS₂以及CNT薄膜也被用来代替传统的Si沟道，用于开发新型FinFET。二维半导体受短沟道效应的影响较小，但与传统的Si基技术相比，它们通常在芯片上占据相似的空间，这使得在缩放方面不令人满意。因此，单层（ML）2D范德华（vdW）材料的垂直化已成为长期追求的目标，在FinFET结构中达到单原子极限的鳍宽，而且还可以保持鳍高度。然而到目前为止，在实验方面实现垂直自支撑的二维纳米片仍然存在挑战。

成果介绍

有鉴于此，近日，中国科学院沈阳金属研究所韩拯研究员、孙东明研究员，湖南大学刘松教授以及山西大学董宝娟博士（共同通讯作者）合作报道了通过采用模板生长方法，垂直分离不同类型的单层二维晶体，基于此可以获得具有单原子层沟道（0.6 nm）的鳍式场效晶体管（FinFET），开/关比达到10⁷。尽管ML-FinFET仍存在载流子迁移率相对较低等问题，但本文的研究发现将FinFET推到了1 nm以下的鳍宽极限，并有望为下一代纳米电子技术提供更高的集成度和更低的功耗。文章以“A FinFET with one atomic layer channel”为题发表在著名期刊Nature Communications上。

图文导读

图1. W_fin~0.6 nm的ML-FinFET。（a）ML-TMD鳍与蚀刻的Si-鳍和纳米管的典型尺寸对比。（b）ML-FinFET的示意图，插图显示了在此结构中沉积鳍片材料的几种选择。（c）单层MoS₂晶体生长在高度为300 nm的Si台阶上的示意图，其侧壁由HfO₂覆盖。（d）300 nm Si台阶的SEM图像。（e）在300 nm高台阶上生长的典型单层MoS₂晶体的SEM形貌。

基于单层二维范德华材料的ML-FinFET不仅能达到单原子极限的鳍宽，而且与蚀刻的Si-鳍和纳米管相比，可以保持鳍高度（图1a）。为了获得如图1b所示的高度相当高的垂直夹持2D vdW材料，在此设计了一种模板生长方法，以允许在数百纳米的台阶上进行沉积，例如过渡金属硫族化合物（TMD）等材料（图1c）。首先，在绝缘晶圆的硅平面上蚀刻出300 nm台阶边缘（图1d）。通过原子层沉积（ALD）和各向异性干法蚀刻，在台阶边缘的侧壁上形成10 nm HfO₂层，有助于在后续的制备过程中保护和支撑TMD薄片。采用优化的湿喷化学气相沉积（CVD）工艺，以300 nm台阶边缘作为垂直模板，共形生长ML 2D vdW晶体（图1e）。这种模板生长方法是一种生长TMD（如MoS₂和WS₂）和沉积其他薄膜（如CNT薄膜）的通用方法。

图2. ML-FinFET的制备。（a-h）ML-FinFET的详细制备过程示意图，每个步骤的名称都在下面标记。（i）垂直夹持的ML MoS₂的放大伪色SEM图像，对应于h。（j）栅电极沉积在HfO₂层上，从而完成了ML-FinFET制备的整个过程。（k&l）分别具有金属和CNT薄膜栅极的ML-FinFET的伪色SEM图像。

ML-FinFET的制备流程如图2a-h所示。图2a-d给出了制备300 nm锐利边缘且其侧壁被10 nm HfO₂覆盖的过程。在前驱体湿喷和CVD生长之后，可以获得ML TMDs（图2e），随后在HfO₂上沉积源-漏（SD）电极（图2f）。最关键的过程之一是去除已生长的ML TMDs的平面部分（定义为平面去除过程），该部分共形地覆盖台阶边缘。如图2d和g所示，这是为了仅将2D材料保留在300 nm侧壁上，并保留一层预先覆盖的HfO₂。在下一步中，进行湿法蚀刻（图2h）以去除300 nm的Si，使HfO₂/TMD/HfO₂夹层结构被S-D电极垂直夹住。图2i中给出了图2h中所示的伪色SEM图像，可以清楚地看到垂直的蓝色条带（即HfO₂支撑的垂直TMD纳米带）。接下来，如图2i和j所示，基于图2h所示的结构，在ALD沉积HfO₂栅极电介质之后进行栅极金属化过程。在此，栅电极可以通过金属沉积或CNT薄膜沉积制成，如图2k和l中的伪色SEM图像所示。图2a-i是一种通用的自下而上制备工艺流程，用于制备以亚纳米W_fin为导电沟道的FinFET。

图3. MoS₂ ML-FinFET的电学性能。（a）MoS₂ ML-FinFET在源漏电压为1.0 V时的场效应曲线。（b）MoS₂ ML-FinFET在不同栅压下的I-V曲线，插图显示了同一器件的场效应曲线。（c&d）MoS₂ ML-FinFET开/关比和迁移率的统计数据。

接下来，讨论了制备好的TMD ML-FinFET的电学输运性能。如图3a所示，显示出一条典型的场效应曲线，其最佳亚阈值摆幅（SS）为300 mV/dec。同时，ML-FinFET的典型I-V特性，如图3b所示，可以得到线性的I-V曲线，在插图中绘制了其相应的场效应曲线。在测试的器件中，ML-FinFET的开/关比为10²-10⁷，统计分布如图3c所示。同时，如图3d的统计数据所示，这些ML-FinFET器件的迁移率为1-6 cm² V^-1s^-1。优化材料生长条件以提高材料的固有迁移率成为了接下来的研究目标。

图4. ML-FinFET的前景。（a）4 nm栅极长度FinFET在关闭和开启状态下的载流子静态特性仿真，颜色条以对数刻度表示载流子密度n。（b）分别在V_DS=0.1和1.5 V时，4 nm栅极长度FinFET的模拟场效应曲线。（c）W_fin的时间尺度演变。当前的工作以红色实心星为标志，使W_fin达到单原子层极限，原则上不能进一步缩小。（d）ML-Fin阵列的伪色SEM图像，间距50 nm，鳍高300 nm。

在此阶段，电学性能例如SS和ML-FinFET的迁移率，可以进一步提高，以满足未来应用的标准。使用有限元软件COMSOL Multiphysics对栅极长度为4 nm，W_fin为0.65 nm的ML-FinFET进行了建模。如图4a所示，器件模型由三部分组成，即沟道、源极和漏极区域，其中栅极区域被2 nm的HfO₂介电层分隔开。V_DS=0.1 V时，OFF（V_GS=-1 V）和ON（V_GS=1 V）状态载流子密度的模拟分布如图4a所示，其对应于图4b中V_GS=-1 V和1 V时的红点。计算出典型的短沟道参数屏蔽长度λ为0.26 nm，同时，开/关比和漏极引起的势垒降低分别约为10¹¹和5 mV/V。图4a和b以及这些短沟道效应（SCE）参数表明，通过仿真，4 nm栅极长度的FinFET具有强大的栅控性能，能够克服SCE。

绘制了FinFET的迭代进度与时间线的关系，如图4c所示，可以看出W_fin近20年以来已经趋于平缓。当前的研究工作将这种纳米结构的极限限制推进到0.6 nm，比最先进的FinFET的W_fin薄一个数量级。此外，还制备了图4d所示的具有不同鳍间距的TMD鳍阵列ML-FinFET，最小间距达到50 nm。ML-Fin阵列原则上可以成为未来集成电路的基础。

总结与展望

本文开发了一种通用的自下而上方法，利用该方法可以获得鳍宽为0.6 nm的ML-FinFET。测试了以不同类型单层二维晶体作为鳍的ML-FinFET，并观察到300 mV/dec的SS，并且开/关比达到10⁷。基于COMSOL仿真结果，ML-FinFET在克服短沟道效应方面具有优于Si和Si/Ge GAA器件的巨大优势。在理想条件下，还可以进一步改善TMD ML-FinFET的性能。众所周知，由于光刻精度的限制，近20年来，W_fin一直稳定在几纳米的水平。本文的研究成果将FinFET的W_fin降低到单原子的物理极限，比最先进的器件小一个数量级，为具有更低功耗和更高集成度的下一代纳米电子学的发展提供了新思路。